Fig.2 カレントミラー回路1
アーリー電圧対策 R1、R2を追加することにより簡易的にアーリー電圧対策ができます。これはR1、R2を追加することにより、出力インピーダンスが増強できるためです。
詳しくはシステムLSIのためのアナログ集積回路設計技術〈上〉のP.303で解説されています。
Fig.3 カレントミラー回路1
R1、R2によるVbeばらつき対策。上記1、2以外に実はR1、R2に掛かる電圧を調整することにより Vbeのばらつきも対策できます。例えばVbeのペア性のばらつきが数mVだとするとR1、R2に掛かる電圧をそれより十分高い電圧にすればVbeのばらつきは見えてこないというものです。
以上、Fig.1のカレントミラー回路は、1〜3の対策を簡易的に行うことが出来る回路です。これ以外にもさまざまなテクニックが存在しますが、また別途記事を書きたいと思います。カレントミラー回路の動作や計算についても、以下の書籍が詳しいです。
システムLSIのためのアナログ集積回路設計技術〈上〉
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